SK hynix HMA42GR7AFR4N-TF 16GB DDR4 2133MHz CL15 ECC Registered Dual Rank 1.2V 288-Pin Server RAM
- 16GB
- 288-Pin DDR4 SDRAM
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Micron Technology, Inc.
32GB DDR4 2666 ECC registered dual-rank server memory with CL19 timing
This 32GB DDR4 2666 module delivers error-correcting registered memory for server platforms that require data integrity. The dual-rank organisation and CL19 timing suit workloads where stability matters more than raw bandwidth. It is not for desktop boards that lack registered DIMM support or for systems needing higher speeds than PC4 21300.
The DDR4 2666 interface caps transfer rates at PC4 21300, so throughput is bounded by the JEDEC standard for this generation. Registered buffering adds a clock cycle of latency, which the CL19 19-19-19 timings reflect, and the dual-rank layout increases electrical load on the memory controller. Platforms that cannot drive registered modules or that demand faster DDR4 bins will not benefit.
The 288-pin DDR4 SDRAM form factor fits standard server DIMM slots and uses the registered buffer chip to reduce signal loading on the motherboard. Dual-rank density means fewer modules are needed to reach a given capacity, leaving more slots free for future expansion. Boards without registered DIMM support cannot accept this module, and mixed populations with unbuffered DIMMs are not supported.
| Brand | Micron |
|---|---|
| Model | MTA36ASF4G72PZ-2G6E1 |
| Capacity | 32GB |
| Type | 288-Pin DDR4 SDRAM |
| Speed | DDR4 2666 (PC4 21300) |
| CAS Latency | CL19 |
| Timing | 19-19-19 |
| ECC | Yes |
| Buffered/Registered | Registered |
| Rank | Dual-rank |
| Poids d’expédition | 0.45 kg |
| Dimensions du colis | 152 × 127 × 51 mm |
The 32GB dual-rank module delivers higher density per slot, which is useful when populating many channels on a registered server platform.
The module runs at 2666 MT/s with CL19 timing, providing 21300 MB/s peak bandwidth per channel in a registered ECC configuration.
The 288-pin registered DDR4 interface supports 2666 MT/s operation; the register adds one cycle of latency but allows larger memory capacities per channel.
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